DRAM是PC必需的设备之一，每个人自然都对DRAM熟悉。
但是，您知道DRAM存储有哪些分类吗？您知道DRAM控制器的设计方式吗？如果您对DRAM及其本文将介绍的内容感兴趣，则不妨继续阅读。
1. DRAM存储分类DRAM是动态随机存取存储器的缩写，称为动态随机存取存储器。
它主要用于需要更少功耗，需要更大系统缓存容量和更快速度的系统中。
它广泛用于各种电子系统，例如PC，通信，DVB，DVD，LCD电视，监视等。
DRAM的分类：DRAM，动态随机存取存储器是一种即将淘汰的产品。
SDRAM，SynchronousDRAM（单数据传输模式），主要用于DDR SDRAM，DoubleDataRate（双数据传输模式），主要用于PC，RDRAM，Rambus DRAM，主要用于PC，比DDR使用少。
2.基于VHDL设计的DRAM控制器80C186XL 16位嵌入式微处理器是英特尔在嵌入式微处理器市场上的领先产品之一。
为了方便地使用DRAM并降低系统成本，本文提出了一种新颖的解决方案：利用80C186XL的时序特性，采用CPLD技术，并使用VHDL语言设计和实现DRAM控制器。
（1）80C186XL RCU单元的资源80C186XL的BIU单元提供20位地址总线，而RCU单元还为刷新周期提供20位地址总线。
80C186XL可以生成刷新功能，并将刷新状态编码为控制信号。
嵌入式系统中DRAM控制器的CPLD解决方案图1是RCU单元的框图。
它由一个9位递减定时器计数器，一个9位地址计数器，3个控制寄存器和接口逻辑组成。
使能RCU时，递减定时计数器在每个CLKOUT周期减少一倍；当定时计数器的值减小到1时，将产生刷新总线请求，递减定时计数器将重新加载，并且操作继续。
刷新总线周期具有较高的优先级。
80C186XL总线空闲后，将执行刷新操作。
设计者可以将刷新总线周期视为“伪读取”周期。
循环。
刷新周期像正常读取周期一样出现在80C186XL总线上，但是没有数据传输。
如表1所示，可以根据引脚BHE / RFSH和A0的状态来判断刷新周期。
刷新总线周期的时序要求如图2所示。
（2）80C186XL DRAM控制器的设计和操作DRAM具有较大的容量许多复杂的时序要求，其中访问时间，等待状态和刷新方法的选择非常重要。
DRAM控制器必须正确响应80C186XL的所有总线周期，并且必须能够将DRAM的部分周期与其他访问周期区分开，并且其访问速度必须足够快以避免不必要的等待周期。
在设计时，我们以XC95C36-15 CPLD [2]和4Mbits V53C8258 [3] DRAM为例。
15ns CPLD，速度比较高，价格也比较便宜。
与其一起设计的DRAM控制器允许80C186XL以高达20MHz的速度工作，并且XC95C36具有异步时钟选项。
此功能对此设计具有很大的好处。
图3是80C186XL DRAM控制器和存储器的功能框图。
DRAM控制器通过解码80C186XL状态信号S2，S1和S0来检测总线的开始，类型和结束。
这些状态线在CLKOUT的上升沿有效，而在CLKOUT的下降沿无效。
由DRAM控制器发送的RAS和CAS信号应在CLKOUT的下降沿同时有效，并且应在CLKOUT的上升沿附近提供行和列地址。
DRAM控制器应该能够在CLKOUT的两个边缘上正常工作。
通过启用XC95C36异步时钟选项，每个XC95C36宏单元都可以从可编程和阵列获得时钟。
DRAM控制器使用80C186XL的CLKOUT信号作为时钟输入。
DRAM控制器主要由两个相互连接的状态机组成。
这两个状态机使DRAM控制与80C186XL是否处于等待状态无关。
状态机A和地址多路复用控制信号（MUX）在CLKOUT的上升沿被锁存。
状态机B的逻辑以及RAS和CAS在CLKOUT的下降沿被锁存。
上面是“ DRAM”。
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通过本文，我希望每个人都对DRAM的四个主要类别以及如何设计DRAM控制器有一个初步的了解。
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